如何使用timer中capture设定在pulse的Rising edge或是Failing edg
如何使用"CRL0" & "CFL0"这两个register读取出的timer counter数值, 判断是否为"start", logic "0" or logic "1"
是否是从"CFL0"每次读取数值间的差值去做判断?
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2022/09/06 16:42
PWM0引脚的上跳变，Timer的值会锁存到 CRL0。PWM0有下跳变时，Timer的值会锁存到CFL0, 这样就得到了引脚跳变的时刻了，也就可以知道信号高电时间，和低电平时间了。
怎么由这个时间求得逻辑0还是逻辑1: 发生下沿捕获后，引脚电平就是低。
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