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2022/11/24 17:00
说明：
1> 主机SCL设置的推挽输出1，而从机因为忙又要拉低SCL，导致冲突，呈现出SCL上升沿上有半高电平。
2> 半高电平可能会导致主机无法检测到从机忙的状态，没有做等待处理，从而导致时序错误。
解决：引脚设置成开漏输出和外接上拉电阻。开漏输出模式只能输出0，输出1是由外部上拉电阻实现的。当主机输出1，而从机忙要拉低SCL时，就不会存在冲突，总线呈现出被拉低的状态。
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